La DDR3 SDRAM utilise une architecture à double débit de données pour obtenir un fonctionnement à grande vitesse.
architecture 8n-prefetch avec une interface conçue pour transférer deux mots de données par cycle d'horloge aux broches d'E/S.
Une seule opération de lecture ou d'écriture pour la SDRAM DDR3 consiste effectivement en un seul transfert de données de quatre cycles d'une largeur de 8n bits.
Les données sont ensuite transférées en demi-cycles à l'intérieur de la mémoire DRAM interne et en huit transférences correspondantes de n bits de large, à une demi-heure, aux broches I/O.
un stroboscope différentiel de données (DQS, DQS#) est transmis à l'extérieur, avec les données, pour une utilisation dans la capture de données à l'entrée DDR3 SDRAM
Le DQS est centré sur les données des ETI.
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